Athlon XP2200+ [ AXDA 2200 DKV3C ]

サラブレッドの開発コードで知られる製造プロセス0.13μmのAthlonは、従来のパロミノ・コアにくらべ、ダイサイズが縮小されています。また裏面のパーツも再び表面に移されたことで、見た目には随分と変わりました。 パッケージ表面のブリッジの構成も見直され、整理されたという印象を受けます。

Thoroughbredコアを採用したプロセッサの起動倍率は、CPU表面のL3ブリッジで決められているようです。

L3ブリッジはパッケージ表面の集積抵抗で一方がGND(0V)に接続され、もう一方は内部プルアップ回路につながっていると推定しています。ここで、このブリッジがオープンかクローズかの状態を、コア内部の回路が起動倍率IDとして参照することにより倍率が認識されると考えています。

[Palomino]：起動倍率設定ブリッジはL3,L4,L10でしたが、Thoroughbredではこの3つのブリッジの機能をL3に統合しています、当然使われ方も全く違います。

Thoroughbredの倍率設定回路（推定）

オーバークロックに必須のBP_FIDピンは、従来通りL1を通って起動倍率設定ブリッジ（L3）に内部接続されています。L1はすべてクローズのまま出荷されたため、基本的にそのままでマザーボードの倍率変更機能を使うことができます。

この図でBP_FIDの横に記入してある倍率を使えば、ブリッジの状態から倍率を求めることができます。L3ブリッジがオープンの時にこの数字が有効と考えると、起動倍率=有効倍率の合計+3となります。（ただしL3のID,4,3,2ともにクローズされている場合は、11+有効倍率の合計となる）、しかしこの方法では13X以上の不規則に割り当てられた倍率には対応できません。

倍率の認識

L3クローズの場合：Lレベル
L3ブリッジはVss(0V)に接続された1Kオームによって0Vに近い電圧になり、倍率制御回路はL3をLレベルとして認識します。ここでBP_FIDピンを１Kオームより十分に低い抵抗でV_CORE（コア電圧）に接続すると、L3ブリッジがクローズの場合でもHレベルとして認識される。

L3オープンの場合：Hレベル
Vss(0V)に接続された1Kオームがカットされた状態なので、コア内部のプルアップ回路により倍率制御回路はL3をHレベルとして認識します。ここでBP_FIDピンを1KオームでVss(0V)に接続すれば、L3ブリッジがクローズの場合と等価となり、このブリッジがオープンの場合でもLレベルとして認識される。

このようにCPUのピン（BP_FID）に適切な電流を流し、実際のブリッジとは違う状態としてコアに倍率を誤認識させることが、倍率乗っ取りの基本的な考え方です。

定格倍率13X以上のCPU対策

Thoroughbred 固有の問題ではありませんが、定格倍率が13X以上のCPU（XP2100+ 〜）では、倍率変更がサポートされているマザーでも、12.5X以下の倍率設定機能が動作しない場合があります。
これは、定格倍率が13X以上のCPUと、12.5X以下のCPUとでは、L3-FID 4の設定が、違っているためで、マザー側でこのブリッジに接続されているAJ27ピンをコントロールしていないことが原因と考えています。 対策として、通常はこのブリッジをクローズするだけで、5x〜12.5X迄の倍率変更が可能になります。L3ブリッジ参照。

しかしブリッジによる設定では不便ですから、マザー側で左の図のようにL3-FID 4ブリッジに内部接続されているAJ27pinピンにジャンパーやスイッチなどを取り付けると、L3ブリッジの加工なしにこの設定を変えることができるはずです。ただしL1はすべてクローズされていることが条件です。

[ 13x〜 ] ジャンパ−：
定格12.5x以下のCPUを、13X以上で動作させるには、これを接続すると13X以上のCPUとして認識可能になるはずです。
ただし、このジャンパ−による接続はブリッジL3-FID[4]をオープンにした場合と等価となるため、L3ブリッジ設定の表で左から右に、つまり11.5xのCPUなら19.0Xに、12.5xのCPUなら20.0Xのように認識が変わるだけであり、この状態でのマザーの倍率設定回路の動作は、たぶん難しい。（DIPなどで倍率設定できるマザーの場合は試す価値はある...）。
この状態で任意の倍率をセットするためには、マザーボードの倍率設定を自動認識にし、例の下駄で倍率を設定するか、倍率設定回路を自作するかです。

[ 5x〜12.5x ] ジャンパ−：
定格13x以上のCPUでは、これを接続することで、5x〜12.5xの倍率設定が可能になるはずです。

[ 重要！]
最近では13X以上のCPUを使った場合でも、ちゃんと倍率が変更できるマザーも増えてきているようです、この場合はAJ27pinピンのコントロールも行っているはずですから、もちろん改造の必要はありません。
[ 12.5倍を挟んで倍率変更が可能なマザー例 ]
Abit NF7 NF7-S
EPoX EP-8K9AI（KT400）??
EPoX EP-8RDA+（nForce2、Rev 1.0、BIOS 2C03以降)

ピン配置：BP-FID 4 ( AJ27pin )

マザー裏から見たソケット462のパターン、赤丸がVcc_CORE、青丸がGND。

定格倍率13X以上のCPU対策として、パロミノのようにAJ27ピンを直接GNDに接続する方法では、起動が不安定になる場合もあるようですから、併用を考えると以下のような配線になります。
BP-FID 4 配線図

BP_FIDpinは名称、機能ともにデータシートには記載されていない非公式なものです。

基本的な倍率変更回路4bit

Thoroughbredともなると、倍率変更のサポートされたマザーを使うのが一般的でしょうから、あまり必要性がなくなってきました。それでもやらなければならない時もあるかもしれません。倍率が自動設定のみのマザーボードでも次のような回路を付加することで、倍率が変えられるはずです。

定格倍率13X以上のCPU対策を含んだ5bit回路を使う場合は→倍率変更回路5bit

[ 設定方法 ]

• C=SWを上(Loレベル)
• ：=SWを下(Hiレベル)
• 定格倍率13x以上のCPUではBP_FID 4ピンの対策が必要です、定格倍率12.5XまでのCPUでは、無接続の状態で表中ではCとなります。

• CPUを定格倍率で動作させる時は、2つのSWともOFF（内側）にして、この回路を切り離した状態にしてください。

DIPスイッチ2個と抵抗をユニバーサル基板などに半田付けして、BP_FID[3:0] 、V_CORE、GNDをマザーのソケット裏から配線します。 このときBP_FID bのDIP-SWは天地を逆に取りつけることで、通常は2つのSWとも、倍率設定表に従って同一の方向にセットすれば済むことになります。

考え方は同じですが実際に製作する場合は、設定を変えたいブリッジにつながっているBP_FIDピンだけをジャンパーでクローズする、とかの方法でもかまいません。 また設定の容易さを考えると1回路3接点のトグルスイッチなどを使ったほうが便利ですが、その場合には回路を切り離した状態にすることができません。それを考えるとセンターオフの切り替えスイッチを使ったほうがより便利です。

マザー側に倍率変更機能がある場合には、通常この改造をする必要はありませんが、13X以上の倍率設定がマザー側でうまくいかない場合などの理由でこの回路を併用する場合には、マザー側の倍率設定を必ず自動認識にしておく必要があります。

[参考]
Palomino用の回路との違いはGND側に1kオームのプルダウン抵抗を使っていることです、これは倍率設定ブリッジが従来とは電気的には違った回路に変更されたため、クローズされたブリッジの状態に、より近づける目的で追加しました。 パロミノの場合と同様にBP_FIDピンを直接GNDに接続する方法でも動作するようですが、まったく支障がないかどうかは不明です、 安全性を考えると、プルダウン抵抗（1Kオーム）を挿入することをお勧めします。 Palominoと共用したい場合は、Palominoを使う時にはプルダウン抵抗を1Kオームから0オームに差し換えられるようにすると良いでしょう。

倍率設定表 5bit　FSB:133 版

CはSWを上(Loレベル)、：はSWを下(Hiレベル)
Mobile_100*：モバイル版のCPUで定格FSBが100の製品の起動倍率
Mobile_133*：モバイル版のCPUで定格FSBが133の製品の起動倍率
n/a：この設定での動作は不可（動作実績ナシ）

13X以上の設定にした場合は、マザー及びバイオスのバージョンによっては動作しないかもしれません。 倍率が黄色になっている箇所は、未定義となっている部分ですが、サラブレッド（2100+,CPUID=681）によるテストで動作が確認できたため追加しました。ただしCPUID=680のサラブレッドでは19x以上の倍率は利用できません。

補足

基本的これらの改造はマザーを選ばないはずですが、12xから13xへなど、12.5倍を挟んで倍率変更が可能なマザー では『定格倍率13X以上のCPU対策』をする必要はありません。マザー側の回路と干渉しないように十分に注意してください。 この改造は一般的にはPalomino（AthlonMP,AthlonXP)以降に対応したマザーのほうが、無難です。

Thoroughbred(CPUID=680)のコアは、基本的にはPalominoコアのプロセスルールが変更されたもの、のはずですから細かい点はPalominoのページも参考にしてください。

reference

AMD http://www.amd.com/

AMD Athlon XP Processor Model 8 Data Sheet 25175.pdf

JOHN CARCICH'S HOME PAGE

Preliminary Decoding Thoroughbred Bridges

御協力

Athlon xp 2200+の写真提供：Kitaさん
19X以上の倍率変更テスト：HIROSHIさん

作成：2002/06/21、再構成：2003/03/11、最終更新：2006/10/19