Athlon Palomino　Level2 cache

Level2 cacheサイズを変更する

ブリッジの設定を変更したらどうなるかというテストですが、通常はその必要性はありません。

このページはPalominoコアのMobile Athlon4-900MHzがベースとなっています。
Athlon MP, Athlon XPにも適用できます。Duron(Morgan)にはL2ブリッジがありません。
Duron(Spitfire), Athlon(Thunderbird)には、あてはまりません。

L2, L9 BRIDGES

CPU内部でL2ブリッジとL9ブリッジは、このような関係になっているようです。
コア内部の赤い枠で囲った回路でL2 Cacheサイズをコントロールしていると推定しています。

L2ブリッジ
通常はすべてクローズとして出荷されています。 しかしL2ブリッジの一部がオープンとなっている製品の場合は、この加工により本来コアが内蔵しているL2キャッシュの一部を無効にして出荷されているプロセッサと考えています。

L9ブリッジ
通常はすべてオープンとして出荷されています、このブリッジをすべてクローズ（オーガニックパッケージの場合は溝を絶縁体で埋めてから）にするとCPUの外部からキャッシュサイズをコントロールできることがわかっています、詳しくは以下。
たぶん↓世界初！

2002/4/01　Google調べ

テストの結果、L9に接続されているCPUのピンに電圧を与えることで、 L2 cacheサイズを変更できることがわかりました。

しかし256kのL2 cacheがさらに増えたりするわけではありません。
この操作により可能なのは、L2 cacheサイズの制限 または、デフォルトでL2 cacheサイズが制限されているCPUの場合には、その制限を解除することだけです。

L9ブリッジ、ID pin プルアップテスト[ AF6, AH8, AF8, AD8 ]

まずL9ブリッジをすべてクローズします、これだけではL2 Cacheサイズになんの変化もありません。 次に、これらのピンの電圧を図のようなSWで変化させると以下のようにL2 cacheサイズが変わります。

ID [ 3 ]をHレベルにするとL2 Cacheは64K
ID [ 2 ]をHレベルにするとL2 Cacheは128K
現在のところID [ 1 ], ID[ 0 ]の機能は確認できず。


CPUのID pinによるL2 Cache サイズ設定
- ID 3ID 2ID 1ID 0
L2 Cache sizeAD8AF8AH8AF6
Default (256k) WCPUIDLLLL
L2 Cache 128k WCPUIDLH--
L2 Cache 64k WCPUIDH---

H = ON： Vcc_COREに300オームで強制的にプルアップ、論理H
L = OFF： CPUパッケージ上の既存1Kプルダウン抵抗により、論理L
- ：論理H、論理L、いずれの場合でも、現在のコアではCacheサイズに変化はない

L9クローズ

プラスチック（オーガニック）パッケージのCPUでは、L1クローズと同様の注意が必要です。L9クローズ後は、CPUパッケージ表面の集積抵抗により、これらのID pinはすべてLレベルになります。

L2 Cacheサイズを変化させるには、すべてのピンがデフォルトでLレベルとなっているため、各ピンのプルアップだけできれば良いことになり、このような簡単なスイッチで済ませられます。

参照：ピン配置[ AF6〜AD8 ]
（L9と書いてある部分のpin）

L2ブリッジ

L9ブリッジに接続されているCPUピンに電圧を加えることは、実際にはL2ブリッジ設定を乗っ取る操作となりますから、この結果でL2ブリッジの機能が予測できることになります。 したがってL2ブリッジの状態によりこのようにL2 cacheサイズの認識が変わるはずです。

L2 Bridges　設定
L2 Cache sizeID 3ID 2ID 1ID 0
Default (256k) WCPUIDCCCC
L2 Cache 128k WCPUIDC:CC
L2 Cache 64k WCPUID:CCC

： = Open（コア内部のプルアップ回路により、論理H）
C = Closed（CPUパッケージ上の1Kプルダウン抵抗により、論理L）

L2ブリッジだけで、L2Cacheサイズを変更できますが、縮小してもメリットはないでしょう。

L2ブリッジ

ブリッジの認識結果は表の中のWCPUIDを御覧下さい、L2=128Kの怪しいMobile Athlon 4が誕生？！

L2 Cacheサイズの認識を変えることで上位のCPUになるのか？

L2ブリッジによって、L2 Cacheサイズが本来持っている容量以下に制限され出荷されたCPUの場合、原理的にはL2ブリッジを全てクローズの状態に戻すことで、このコア本来のキャッシュサイズとして認識させることができます。
このとき、上位のコアを廉価版のプロセッサとして出荷するために、このL２カットがあえて行われたものと仮定すれば、この方法はたいへん有用な方法に思えます。 しかし歩留まり（良品率）向上のため、定格での動作に不都合がある部分のL2 Cacheを動作禁止として下位の製品として出荷したというケースも考えられますから、必ずしも動作できるとは限りません。

いずれにしても、動作が無効になっている部分のL2 Cacheの品質は保証されませんから、ブリッジ加工により本来のキャッシュサイズとして認識できた場合でも正常に機能するとは限らない、ということに注意が必要です。したがって答えはNO,

ただし実験として楽しむならYes,.....↓

御注意

上記の理由で実際に動作できるかどうかは、個々のCPUごとに試してみなければわかりません。
簡単に上位のCPUになる、という間違った解釈をしないように注意して下さい。

Cache容量は変化しているのか

認識が変わるだけということも考えられますが、Superパイ104万桁の時間に差が見られますから、認識だけではないようです。

Athlon4-900Mhz、1.1Ghz動作

  • L2 cache 64k 2:01 sec.
  • L2 cache 128k 1:58 sec.
  • L2 cache 256k 1:56 sec.
消費電力は変わるのか

64Kの場合と256Kの場合で、Superパイ実行中のコア温度をざっと比較しましたが、差はみられませんでした。省電力の効果は期待できないのかもしれません。


以下は参考までに....

実際のテスト状況の詳細[ AF6, AH8, AF8, AD8 ]

L2, L9の接続情報をもとに、L9に接続されているピンに電圧を加えてみることにしました。 L1ブリッジに接続されているピンが、L3,L4を乗っ取る機能があったのと同様に、このピンもL2の設定を乗っ取ることができるだろうと考えたからです。

ただし、L2ブリッジは、CPUパッケージ表面の集積抵抗1KオームでVss(0v)にプルダウンされているだけで、これに直結しているID pinを操作する、というのは、これまでにないパターンですから 、慎重に高めのプルアップ抵抗から開始してピン電圧の変化を見ました。また、なにも接続しなくても0.4V程度の電圧になっていることから、コア内部にプルアップ回路が存在するようです。

プルアップ抵抗の違いによるL9に接続されているピン電圧の変化

プルアップ抵抗1Kでは起動できず、それ以外は起動しCPUの初期化プロセスのときに電圧が少し変動後安定します。 こちらでは、300オームを強制プルアップ抵抗として選択しDIP-SWにより16通りの組み合わせ (New Window)を試し、なにが変化したかを調べました。

この結果から、L2 Cacheサイズは、以下のようなL2ブリッジの設定のバリエーションがあるようです。

L2 Bridges　推定
L2 Cache sizeID 3ID 2ID 1ID 0
Default
( 256k )		CCCC
CCC:
CC:C
CC::
128kC:CC
C:C:
C::C
C:::
64k:-CC
:-C:
:-:C
:-::

： = Open（コア内部のプルアップ回路により、論理H）
C = Close（CPUパッケージ上の1Kプルダウン抵抗により、論理L）
- = OpenでもCloseでも同じ認識

ID3とID2によってキャッシュサイズが決まるようですが、ID1とID0の設定はなのかは、今の所はっきりしていません。それにしても『L2ブリッジだけに、L2 Cacheサイズの設定だった』とは洒落てますね....。


なぜこんな設定があるのか

個人的な考えですが、AMDは多品種のコアを製造するより、1つのコアを別の製品として出荷できたほうが、たとえ部分的に使用しない回路があったとしても効率が良いと考え、ブリッジ設定によりMPやXP、さらにはMobile版として出荷しているとしか思えません。

さらに、市場の動向によってはアスロンのL2を、64kに制限して、いつでもデュロンの代用として出荷できるようなパッケージになっているのでしょう。アスロンMPとXPとの違いは何だろうと考えると、製造や選別の過程に違いがあるのかもしれませんが、回路自体は同一なのでしょう。

もし今後、L2 Cache 512k以上のコアがあったとして、このブリッジで制限をかけて別製品として出荷、ということもあるかもしれません。そんな製品が出荷されたら、とても楽しいことになりますね...。


System configuration

CPU : Mobile Athlon4-900 / AHM 0900AVS3B
Clock : 1.1GHz
Vcc_CORE : 1.6V
Mother : MSI K7TPro2A
OS : Windows 98
Thanks

WCPUIDはH.Oda!氏、L2, L9の接続情報はMr.John Carcichの情報を参考にしました。

H.Oda!: WCPUID
http://www.h-oda.com/
JOHN CARCICH'S HOME PAGE
Page 0 Final Decoding Palomino Bridges
改訂記録
2002/4/1　モバイルデュロン化計画
2002/4/10　詳細を追加
2002/4/20　L2ブリッジ設定
2002/6/17　再構成
2003/08/30　修正
2003/09/06　修正
2003/09/26　表追加
2003/12/20　改訂準備